From a132bef785bff45dab2d5f763d65b9ae3fa7cfe0 Mon Sep 17 00:00:00 2001 From: xz_ocs Date: Mon, 29 Sep 2025 06:09:10 +0000 Subject: [PATCH] =?UTF-8?q?=E4=B8=8A=E4=BC=A0=E6=96=87=E4=BB=B6=E8=87=B3?= =?UTF-8?q?=20'ocs'?= MIME-Version: 1.0 Content-Type: text/plain; charset=UTF-8 Content-Transfer-Encoding: 8bit --- ocs/docs_topo_mapping.txt | 156 ++++++++++++++++++++++++++++++++++++++ 1 file changed, 156 insertions(+) create mode 100644 ocs/docs_topo_mapping.txt diff --git a/ocs/docs_topo_mapping.txt b/ocs/docs_topo_mapping.txt new file mode 100644 index 0000000..58133ce --- /dev/null +++ b/ocs/docs_topo_mapping.txt @@ -0,0 +1,156 @@ +EP32-P8-ONOC6: + +GPU0_L0 <-> RTMR21_L0 <-> SLOT0_L0 <-> SLOT0_L6 <-> RTMR32_L0 <-> GPU6_L0 +GPU0_L1 <-> RTMR21_L1 <-> SLOT1_L0 <-> SLOT1_L6 <-> RTMR32_L1 <-> GPU6_L1 +GPU0_L2 <-> RTMR21_L2 <-> SLOT2_L0 <-> SLOT2_L6 <-> RTMR32_L2 <-> GPU6_L2 +GPU0_L3 <-> RTMR21_L3 <-> SLOT3_L0 <-> SLOT3_L6 <-> RTMR32_L3 <-> GPU6_L3 +GPU0_L4 <-> RTMR21_L4 <-> SLOT4_L0 <-> SLOT4_L6 <-> RTMR32_L4 <-> GPU6_L4 +GPU0_L5 <-> RTMR21_L5 <-> SLOT5_L0 <-> SLOT5_L6 <-> RTMR32_L5 <-> GPU6_L5 +GPU0_L6 <-> RTMR21_L6 <-> SLOT6_L0 <-> SLOT6_L6 <-> RTMR32_L6 <-> GPU6_L6 +GPU0_L7 <-> RTMR21_L7 <-> SLOT7_L0 <-> SLOT7_L6 <-> RTMR32_L7 <-> GPU6_L7 + +GPU3_L0 <-> RTMR22_L0 <-> SLOT0_L3 <-> SLOT0_L5 <-> RTMR31_L0 <-> GPU5_L0 +GPU3_L1 <-> RTMR22_L1 <-> SLOT1_L3 <-> SLOT1_L5 <-> RTMR31_L1 <-> GPU5_L1 +GPU3_L2 <-> RTMR22_L2 <-> SLOT2_L3 <-> SLOT2_L5 <-> RTMR31_L2 <-> GPU5_L2 +GPU3_L3 <-> RTMR22_L3 <-> SLOT3_L3 <-> SLOT3_L5 <-> RTMR31_L3 <-> GPU5_L3 +GPU3_L4 <-> RTMR22_L4 <-> SLOT4_L3 <-> SLOT4_L5 <-> RTMR31_L4 <-> GPU5_L4 +GPU3_L5 <-> RTMR22_L5 <-> SLOT5_L3 <-> SLOT5_L5 <-> RTMR31_L5 <-> GPU5_L5 +GPU3_L6 <-> RTMR22_L6 <-> SLOT6_L3 <-> SLOT6_L5 <-> RTMR31_L6 <-> GPU5_L6 +GPU3_L7 <-> RTMR22_L7 <-> SLOT7_L3 <-> SLOT7_L5 <-> RTMR31_L7 <-> GPU5_L7 + +GPU4_L0 <-> RTMR11_L0 <-> SLOT0_L4 <-> SLOT0_L2 <-> RTMR42_L0 <-> GPU2_L0 +GPU4_L1 <-> RTMR11_L1 <-> SLOT1_L4 <-> SLOT1_L2 <-> RTMR42_L1 <-> GPU2_L1 +GPU4_L2 <-> RTMR11_L2 <-> SLOT2_L4 <-> SLOT2_L2 <-> RTMR42_L2 <-> GPU2_L2 +GPU4_L3 <-> RTMR11_L3 <-> SLOT3_L4 <-> SLOT3_L2 <-> RTMR42_L3 <-> GPU2_L3 +GPU4_L4 <-> RTMR11_L4 <-> SLOT4_L4 <-> SLOT4_L2 <-> RTMR42_L4 <-> GPU2_L4 +GPU4_L5 <-> RTMR11_L5 <-> SLOT5_L4 <-> SLOT5_L2 <-> RTMR42_L5 <-> GPU2_L5 +GPU4_L6 <-> RTMR11_L6 <-> SLOT6_L4 <-> SLOT6_L2 <-> RTMR42_L6 <-> GPU2_L6 +GPU4_L7 <-> RTMR11_L7 <-> SLOT7_L4 <-> SLOT7_L2 <-> RTMR42_L7 <-> GPU2_L7 + +GPU7_L0 <-> RTMR12_L0 <-> SLOT0_L7 <-> SLOT0_L1 <-> RTMR41_L0 <-> GPU1_L0 +GPU7_L1 <-> RTMR12_L1 <-> SLOT1_L7 <-> SLOT1_L1 <-> RTMR41_L1 <-> GPU1_L1 +GPU7_L2 <-> RTMR12_L2 <-> SLOT2_L7 <-> SLOT2_L1 <-> RTMR41_L2 <-> GPU1_L2 +GPU7_L3 <-> RTMR12_L3 <-> SLOT3_L7 <-> SLOT3_L1 <-> RTMR41_L3 <-> GPU1_L3 +GPU7_L4 <-> RTMR12_L4 <-> SLOT4_L7 <-> SLOT4_L1 <-> RTMR41_L4 <-> GPU1_L4 +GPU7_L5 <-> RTMR12_L5 <-> SLOT5_L7 <-> SLOT5_L1 <-> RTMR41_L5 <-> GPU1_L5 +GPU7_L6 <-> RTMR12_L6 <-> SLOT6_L7 <-> SLOT6_L1 <-> RTMR41_L6 <-> GPU1_L6 +GPU7_L7 <-> RTMR12_L7 <-> SLOT7_L7 <-> SLOT7_L1 <-> RTMR41_L7 <-> GPU1_L7 + +EP32-P2-ONOC5: + +GPU0_L0 <-> RTMR21_L0 <-> SLOT0_L0 <-> SLOT0_L5 <-> RTMR31_L0 <-> GPU5_L0 +GPU0_L1 <-> RTMR21_L1 <-> SLOT1_L0 <-> SLOT1_L5 <-> RTMR31_L1 <-> GPU5_L1 +GPU0_L2 <-> RTMR21_L2 <-> SLOT2_L0 <-> SLOT2_L5 <-> RTMR31_L2 <-> GPU5_L2 +GPU0_L3 <-> RTMR21_L3 <-> SLOT3_L0 <-> SLOT3_L5 <-> RTMR31_L3 <-> GPU5_L3 +GPU0_L4 <-> RTMR21_L4 <-> SLOT4_L0 <-> SLOT4_L5 <-> RTMR31_L4 <-> GPU5_L4 +GPU0_L5 <-> RTMR21_L5 <-> SLOT5_L0 <-> SLOT5_L5 <-> RTMR31_L5 <-> GPU5_L5 +GPU0_L6 <-> RTMR21_L6 <-> SLOT6_L0 <-> SLOT6_L5 <-> RTMR31_L6 <-> GPU5_L6 +GPU0_L7 <-> RTMR21_L7 <-> SLOT7_L0 <-> SLOT7_L5 <-> RTMR31_L7 <-> GPU5_L7 + +GPU3_L0 <-> RTMR22_L0 <-> SLOT0_L3 <-> SLOT0_L6 <-> RTMR32_L0 <-> GPU6_L0 +GPU3_L1 <-> RTMR22_L1 <-> SLOT1_L3 <-> SLOT1_L6 <-> RTMR32_L1 <-> GPU6_L1 +GPU3_L2 <-> RTMR22_L2 <-> SLOT2_L3 <-> SLOT2_L6 <-> RTMR32_L2 <-> GPU6_L2 +GPU3_L3 <-> RTMR22_L3 <-> SLOT3_L3 <-> SLOT3_L6 <-> RTMR32_L3 <-> GPU6_L3 +GPU3_L4 <-> RTMR22_L4 <-> SLOT4_L3 <-> SLOT4_L6 <-> RTMR32_L4 <-> GPU6_L4 +GPU3_L5 <-> RTMR22_L5 <-> SLOT5_L3 <-> SLOT5_L6 <-> RTMR32_L5 <-> GPU6_L5 +GPU3_L6 <-> RTMR22_L6 <-> SLOT6_L3 <-> SLOT6_L6 <-> RTMR32_L6 <-> GPU6_L6 +GPU3_L7 <-> RTMR22_L7 <-> SLOT7_L3 <-> SLOT7_L6 <-> RTMR32_L7 <-> GPU6_L7 + +GPU4_L0 <-> RTMR11_L0 <-> SLOT0_L4 <-> SLOT0_L1 <-> RTMR41_L0 <-> GPU1_L0 +GPU4_L1 <-> RTMR11_L1 <-> SLOT1_L4 <-> SLOT1_L1 <-> RTMR41_L1 <-> GPU1_L1 +GPU4_L2 <-> RTMR11_L2 <-> SLOT2_L4 <-> SLOT2_L1 <-> RTMR41_L2 <-> GPU1_L2 +GPU4_L3 <-> RTMR11_L3 <-> SLOT3_L4 <-> SLOT3_L1 <-> RTMR41_L3 <-> GPU1_L3 +GPU4_L4 <-> RTMR11_L4 <-> SLOT4_L4 <-> SLOT4_L1 <-> RTMR41_L4 <-> GPU1_L4 +GPU4_L5 <-> RTMR11_L5 <-> SLOT5_L4 <-> SLOT5_L1 <-> RTMR41_L5 <-> GPU1_L5 +GPU4_L6 <-> RTMR11_L6 <-> SLOT6_L4 <-> SLOT6_L1 <-> RTMR41_L6 <-> GPU1_L6 +GPU4_L7 <-> RTMR11_L7 <-> SLOT7_L4 <-> SLOT7_L1 <-> RTMR41_L7 <-> GPU1_L7 + +GPU7_L0 <-> RTMR12_L0 <-> SLOT0_L7 <-> SLOT0_L2 <-> RTMR42_L0 <-> GPU2_L0 +GPU7_L1 <-> RTMR12_L1 <-> SLOT1_L7 <-> SLOT1_L2 <-> RTMR42_L1 <-> GPU2_L1 +GPU7_L2 <-> RTMR12_L2 <-> SLOT2_L7 <-> SLOT2_L2 <-> RTMR42_L2 <-> GPU2_L2 +GPU7_L3 <-> RTMR12_L3 <-> SLOT3_L7 <-> SLOT3_L2 <-> RTMR42_L3 <-> GPU2_L3 +GPU7_L4 <-> RTMR12_L4 <-> SLOT4_L7 <-> SLOT4_L2 <-> RTMR42_L4 <-> GPU2_L4 +GPU7_L5 <-> RTMR12_L5 <-> SLOT5_L7 <-> SLOT5_L2 <-> RTMR42_L5 <-> GPU2_L5 +GPU7_L6 <-> RTMR12_L6 <-> SLOT6_L7 <-> SLOT6_L2 <-> RTMR42_L6 <-> GPU2_L6 +GPU7_L7 <-> RTMR12_L7 <-> SLOT7_L7 <-> SLOT7_L2 <-> RTMR42_L7 <-> GPU2_L7 + + + +输入两个IP， exp，也可以手动输入lane。外面再套一层脚本。 +ocsdiag -i 10.57.216.98 -e 4 -c eq-auto-tune -p 10.58.216.96 + +EP32-ONETA: + +SIDE0 SIDE1 + +GPU4_L0 <-> RTMR11_L0 <-> SLOT0_L4 <-> SLOT0_L4 <-> RTMR11_L0 <-> GPU4_L0 +GPU4_L1 <-> RTMR11_L1 <-> SLOT1_L4 <-> SLOT1_L4 <-> RTMR11_L1 <-> GPU4_L1 +GPU4_L2 <-> RTMR11_L2 <-> SLOT2_L4 <-> SLOT2_L4 <-> RTMR11_L2 <-> GPU4_L2 +GPU4_L3 <-> RTMR11_L3 <-> SLOT3_L4 <-> SLOT3_L4 <-> RTMR11_L3 <-> GPU4_L3 +GPU4_L4 <-> RTMR11_L4 <-> SLOT4_L4 <-> SLOT4_L4 <-> RTMR11_L4 <-> GPU4_L4 +GPU4_L5 <-> RTMR11_L5 <-> SLOT5_L4 <-> SLOT5_L4 <-> RTMR11_L5 <-> GPU4_L5 +GPU4_L6 <-> RTMR11_L6 <-> SLOT6_L4 <-> SLOT6_L4 <-> RTMR11_L6 <-> GPU4_L6 +GPU4_L7 <-> RTMR11_L7 <-> SLOT7_L4 <-> SLOT7_L4 <-> RTMR11_L7 <-> GPU4_L7 + +GPU7_L0 <-> RTMR12_L0 <-> SLOT0_L7 <-> SLOT0_L7 <-> RTMR12_L0 <-> GPU7_L0 +GPU7_L1 <-> RTMR12_L1 <-> SLOT1_L7 <-> SLOT1_L7 <-> RTMR12_L1 <-> GPU7_L1 +GPU7_L2 <-> RTMR12_L2 <-> SLOT2_L7 <-> SLOT2_L7 <-> RTMR12_L2 <-> GPU7_L2 +GPU7_L3 <-> RTMR12_L3 <-> SLOT3_L7 <-> SLOT3_L7 <-> RTMR12_L3 <-> GPU7_L3 +GPU7_L4 <-> RTMR12_L4 <-> SLOT4_L7 <-> SLOT4_L7 <-> RTMR12_L4 <-> GPU7_L4 +GPU7_L5 <-> RTMR12_L5 <-> SLOT5_L7 <-> SLOT5_L7 <-> RTMR12_L5 <-> GPU7_L5 +GPU7_L6 <-> RTMR12_L6 <-> SLOT6_L7 <-> SLOT6_L7 <-> RTMR12_L6 <-> GPU7_L6 +GPU7_L7 <-> RTMR12_L7 <-> SLOT7_L7 <-> SLOT7_L7 <-> RTMR12_L7 <-> GPU7_L7 + +GPU0_L0 <-> RTMR21_L0 <-> SLOT0_L0 <-> SLOT0_L0 <-> RTMR21_L0 <-> GPU0_L0 +GPU0_L1 <-> RTMR21_L1 <-> SLOT1_L0 <-> SLOT1_L0 <-> RTMR21_L1 <-> GPU0_L1 +GPU0_L2 <-> RTMR21_L2 <-> SLOT2_L0 <-> SLOT2_L0 <-> RTMR21_L2 <-> GPU0_L2 +GPU0_L3 <-> RTMR21_L3 <-> SLOT3_L0 <-> SLOT3_L0 <-> RTMR21_L3 <-> GPU0_L3 +GPU0_L4 <-> RTMR21_L4 <-> SLOT4_L0 <-> SLOT4_L0 <-> RTMR21_L4 <-> GPU0_L4 +GPU0_L5 <-> RTMR21_L5 <-> SLOT5_L0 <-> SLOT5_L0 <-> RTMR21_L5 <-> GPU0_L5 +GPU0_L6 <-> RTMR21_L6 <-> SLOT6_L0 <-> SLOT6_L0 <-> RTMR21_L6 <-> GPU0_L6 +GPU0_L7 <-> RTMR21_L7 <-> SLOT7_L0 <-> SLOT7_L0 <-> RTMR21_L7 <-> GPU0_L7 + +GPU3_L0 <-> RTMR22_L0 <-> SLOT0_L3 <-> SLOT0_L3 <-> RTMR22_L0 <-> GPU3_L0 +GPU3_L1 <-> RTMR22_L1 <-> SLOT1_L3 <-> SLOT1_L3 <-> RTMR22_L1 <-> GPU3_L1 +GPU3_L2 <-> RTMR22_L2 <-> SLOT2_L3 <-> SLOT2_L3 <-> RTMR22_L2 <-> GPU3_L2 +GPU3_L3 <-> RTMR22_L3 <-> SLOT3_L3 <-> SLOT3_L3 <-> RTMR22_L3 <-> GPU3_L3 +GPU3_L4 <-> RTMR22_L4 <-> SLOT4_L3 <-> SLOT4_L3 <-> RTMR22_L4 <-> GPU3_L4 +GPU3_L5 <-> RTMR22_L5 <-> SLOT5_L3 <-> SLOT5_L3 <-> RTMR22_L5 <-> GPU3_L5 +GPU3_L6 <-> RTMR22_L6 <-> SLOT6_L3 <-> SLOT6_L3 <-> RTMR22_L6 <-> GPU3_L6 +GPU3_L7 <-> RTMR22_L7 <-> SLOT7_L3 <-> SLOT7_L3 <-> RTMR22_L7 <-> GPU3_L7 + +GPU5_L0 <-> RTMR31_L0 <-> SLOT0_L5 <-> SLOT0_L5 <-> RTMR31_L0 <-> GPU5_L0 +GPU5_L1 <-> RTMR31_L1 <-> SLOT1_L5 <-> SLOT1_L5 <-> RTMR31_L1 <-> GPU5_L1 +GPU5_L2 <-> RTMR31_L2 <-> SLOT2_L5 <-> SLOT2_L5 <-> RTMR31_L2 <-> GPU5_L2 +GPU5_L3 <-> RTMR31_L3 <-> SLOT3_L5 <-> SLOT3_L5 <-> RTMR31_L3 <-> GPU5_L3 +GPU5_L4 <-> RTMR31_L4 <-> SLOT4_L5 <-> SLOT4_L5 <-> RTMR31_L4 <-> GPU5_L4 +GPU5_L5 <-> RTMR31_L5 <-> SLOT5_L5 <-> SLOT5_L5 <-> RTMR31_L5 <-> GPU5_L5 +GPU5_L6 <-> RTMR31_L6 <-> SLOT6_L5 <-> SLOT6_L5 <-> RTMR31_L6 <-> GPU5_L6 +GPU5_L7 <-> RTMR31_L7 <-> SLOT7_L5 <-> SLOT7_L5 <-> RTMR31_L7 <-> GPU5_L7 + +GPU6_L0 <-> RTMR32_L0 <-> SLOT0_L6 <-> SLOT0_L6 <-> RTMR32_L0 <-> GPU6_L0 +GPU6_L1 <-> RTMR32_L1 <-> SLOT1_L6 <-> SLOT1_L6 <-> RTMR32_L1 <-> GPU6_L1 +GPU6_L2 <-> RTMR32_L2 <-> SLOT2_L6 <-> SLOT2_L6 <-> RTMR32_L2 <-> GPU6_L2 +GPU6_L3 <-> RTMR32_L3 <-> SLOT3_L6 <-> SLOT3_L6 <-> RTMR32_L3 <-> GPU6_L3 +GPU6_L4 <-> RTMR32_L4 <-> SLOT4_L6 <-> SLOT4_L6 <-> RTMR32_L4 <-> GPU6_L4 +GPU6_L5 <-> RTMR32_L5 <-> SLOT5_L6 <-> SLOT5_L6 <-> RTMR32_L5 <-> GPU6_L5 +GPU6_L6 <-> RTMR32_L6 <-> SLOT6_L6 <-> SLOT6_L6 <-> RTMR32_L6 <-> GPU6_L6 +GPU6_L7 <-> RTMR32_L7 <-> SLOT7_L6 <-> SLOT7_L6 <-> RTMR32_L7 <-> GPU6_L7 + +GPU1_L0 <-> RTMR41_L0 <-> SLOT0_L1 <-> SLOT0_L1 <-> RTMR41_L0 <-> GPU1_L0 +GPU1_L1 <-> RTMR41_L1 <-> SLOT1_L1 <-> SLOT1_L1 <-> RTMR41_L1 <-> GPU1_L1 +GPU1_L2 <-> RTMR41_L2 <-> SLOT2_L1 <-> SLOT2_L1 <-> RTMR41_L2 <-> GPU1_L2 +GPU1_L3 <-> RTMR41_L3 <-> SLOT3_L1 <-> SLOT3_L1 <-> RTMR41_L3 <-> GPU1_L3 +GPU1_L4 <-> RTMR41_L4 <-> SLOT4_L1 <-> SLOT4_L1 <-> RTMR41_L4 <-> GPU1_L4 +GPU1_L5 <-> RTMR41_L5 <-> SLOT5_L1 <-> SLOT5_L1 <-> RTMR41_L5 <-> GPU1_L5 +GPU1_L6 <-> RTMR41_L6 <-> SLOT6_L1 <-> SLOT6_L1 <-> RTMR41_L6 <-> GPU1_L6 +GPU1_L7 <-> RTMR41_L7 <-> SLOT7_L1 <-> SLOT7_L1 <-> RTMR41_L7 <-> GPU1_L7 + +GPU2_L0 <-> RTMR42_L0 <-> SLOT0_L2 <-> SLOT0_L2 <-> RTMR42_L0 <-> GPU2_L0 +GPU2_L1 <-> RTMR42_L1 <-> SLOT1_L2 <-> SLOT1_L2 <-> RTMR42_L1 <-> GPU2_L1 +GPU2_L2 <-> RTMR42_L2 <-> SLOT2_L2 <-> SLOT2_L2 <-> RTMR42_L2 <-> GPU2_L2 +GPU2_L3 <-> RTMR42_L3 <-> SLOT3_L2 <-> SLOT3_L2 <-> RTMR42_L3 <-> GPU2_L3 +GPU2_L4 <-> RTMR42_L4 <-> SLOT4_L2 <-> SLOT4_L2 <-> RTMR42_L4 <-> GPU2_L4 +GPU2_L5 <-> RTMR42_L5 <-> SLOT5_L2 <-> SLOT5_L2 <-> RTMR42_L5 <-> GPU2_L5 +GPU2_L6 <-> RTMR42_L6 <-> SLOT6_L2 <-> SLOT6_L2 <-> RTMR42_L6 <-> GPU2_L6 +GPU2_L7 <-> RTMR42_L7 <-> SLOT7_L2 <-> SLOT7_L2 <-> RTMR42_L7 <-> GPU2_L7